VLSI 베스트 페이퍼 선정…메모리 적층 기술, 로직 반도체로 확장
삼성전자(336,500원 ▼6,500 -1.9%)가 반도체연구소 로직 TD팀이 '2026 VLSI 심포지엄'에서 게이트 간격 42nm(나노미터) 수준의 '3차원 적층 전계효과 트랜지스터(3D Stacked FET)' 구조를 세계 최초로 구현해 발표했다고 17일 뉴스룸을 통해 밝혔다. VLSI는 IEDM, ISSCC와 함께 세계 3대 반도체 학회로 꼽힌다. 해당 논문은 1000편이 넘는 제출 논문 가운데 최고 평가를 받아 베스트 페이퍼로 선정됐다.
이번 연구의 핵심은 기존 평면(2D) 구조의 트랜지스터를 수직으로 적층해 반도체 집적도를 획기적으로 높인 것이다. 반도체 업계는 그동안 미세화 공정을 통해 성능 향상을 추진해왔지만 소자 간 간격이 좁아질수록 전기적 간섭이 증가하는 물리적 한계에 직면해 왔다.
삼성전자는 트랜지스터를 위아래로 쌓는 3차원(3D) 구조를 적용해 이러한 한계를 극복했다. 각 층에 3개의 나노시트 채널을 적용해 전류가 흐르는 통로를 확대했다. 아울러 적층된 트랜지스터 간 전기적 간섭을 최소화하기 위해 중간 절연층 기술도 구현했다. 이를 통해 소자가 차지하는 면적을 줄이고 집적도를 2배 높여 동일한 웨이퍼에 더 많은 트랜지스터를 구현할 수 있게 됐다. 이는 V낸드(V-NAND)와 HBM(고대역폭메모리) 등 메모리 반도체에 주로 활용되던 적층 기술을 로직 반도체 영역으로 확장한 사례로 평가된다.
연구팀은 업계 최소 수준인 42nm 게이트 간격도 구현했다. 게이트 간격은 트랜지스터의 가로 길이를 뜻한다. 기존 최소 수준은 48nm였다.
업계에서는 이번 기술을 통해 전력 효율을 2배 이상 개선할 수 있을 것으로 보고 있다. 전력 효율은 동일 면적에 집적되는 트랜지스터 수에 비례하기 때문이다. 수직 적층 구조를 적용하면 트랜지스터 수가 2배 늘어나는 만큼 성능도 최대 100% 향상될 수 있다는 설명이다.
삼성전자 관계자는 "더 작은 면적에서 더 많은 연산을 낮은 전력으로 처리할 수 있어 AI와 고성능컴퓨팅(HPC)용 차세대 로직 반도체에 적합한 구조"라며 "수평 미세화의 한계를 수직 적층으로 극복한 의미 있는 성과"라고 말했다.
